TRFC值屬于第二小參，表示刷新間隔周期，單位為周期，值越小越好。

DDR3內(nèi)存通常值為90-120。低于80時(shí)，可能導(dǎo)致不穩(wěn)定。CL、tRCD、tRP和tRAS稱為第一時(shí)序，對(duì)顆粒性能的影響最明顯，也最重要。 （推薦學(xué)習(xí)：phpstorm）

首先要內(nèi)存時(shí)序（英語(yǔ)：Memory timings或RAM timings）是描述同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（SDRAM）性能的四個(gè)參數(shù)：CL、TRCD、TRP和TRAS，單位為時(shí)鐘周期。

清楚要使計(jì)算機(jī)有條不紊地工作，對(duì)各種操作信號(hào)的產(chǎn)生時(shí)間、穩(wěn)定時(shí)間、撤銷時(shí)間及相互之間的關(guān)系都有嚴(yán)格的要求。

對(duì)操作信號(hào)施加時(shí)間上的控制，稱為時(shí)序控制。只有嚴(yán)格的時(shí)序控制，才能保證各功能部件組合有機(jī)的計(jì)算機(jī)系統(tǒng)。

內(nèi)存時(shí)序的影響因素：

當(dāng)將內(nèi)存時(shí)序轉(zhuǎn)換為實(shí)際的延遲時(shí)，最重要的是注意是以時(shí)鐘周期為單位。如果不知道時(shí)鐘周期的時(shí)間，就不可能了解一組數(shù)字是否比另一組數(shù)字更快。

舉例來(lái)說(shuō)，DDR3-2000內(nèi)存的時(shí)鐘頻率是1000 MHz，其時(shí)鐘周期為1 ns。基于這個(gè)1 ns的時(shí)鐘，CL=7給出的絕對(duì)延遲為7 ns。

而更快的DDR3-2666（時(shí)鐘1333 MHz，每個(gè)周期0.75 ns）則可能用更大的CL=9，但產(chǎn)生的絕對(duì)延遲6.75 ns更短。

現(xiàn)代DIMM包括一個(gè)串行存在檢測(cè)（SPD）ROM芯片，其中包含為自動(dòng)配置推薦的內(nèi)存時(shí)序。

PC上的BIOS可能允許用戶調(diào)整時(shí)序以提高性能（存在降低穩(wěn)定性的風(fēng)險(xiǎn)），或在某些情況下增加穩(wěn)定性（如使用建議的時(shí)序）。

注意：內(nèi)存帶寬是測(cè)量?jī)?nèi)存的吞吐量，并通常受到傳輸速率而非潛伏時(shí)間的限制。

通過(guò)交錯(cuò)訪問(wèn)SDRAM的多個(gè)內(nèi)部bank，有可能以峰值速率連續(xù)傳輸?？赡芤栽黾訚摲鼤r(shí)間為代價(jià)來(lái)增加帶寬。

具體來(lái)說(shuō)，每個(gè)新一代的DDR內(nèi)存都有著較高的傳輸速率，但絕對(duì)延遲沒(méi)有顯著變化，尤其是市場(chǎng)上的第一批新一代產(chǎn)品，通常有著較上一代更長(zhǎng)的延遲