TRFC值屬于第二小參，表示刷新間隔周期，單位為周期，值越小越好。

DDR3內(nèi)存通常值為90-120。低于80時，可能導(dǎo)致不穩(wěn)定。CL、tRCD、tRP和tRAS稱為第一時序，對顆粒性能的影響最明顯，也最重要。 （推薦學(xué)習(xí)：phpstorm）

首先要內(nèi)存時序（英語：Memory timings或RAM timings）是描述同步動態(tài)隨機存取存儲器（SDRAM）性能的四個參數(shù)：CL、TRCD、TRP和TRAS，單位為時鐘周期。

清楚要使計算機有條不紊地工作，對各種操作信號的產(chǎn)生時間、穩(wěn)定時間、撤銷時間及相互之間的關(guān)系都有嚴格的要求。

對操作信號施加時間上的控制，稱為時序控制。只有嚴格的時序控制，才能保證各功能部件組合有機的計算機系統(tǒng)。

內(nèi)存時序的影響因素：

當(dāng)將內(nèi)存時序轉(zhuǎn)換為實際的延遲時，最重要的是注意是以時鐘周期為單位。如果不知道時鐘周期的時間，就不可能了解一組數(shù)字是否比另一組數(shù)字更快。

舉例來說，DDR3-2000內(nèi)存的時鐘頻率是1000 MHz，其時鐘周期為1 ns?；谶@個1 ns的時鐘，CL=7給出的絕對延遲為7 ns。

而更快的DDR3-2666（時鐘1333 MHz，每個周期0.75 ns）則可能用更大的CL=9，但產(chǎn)生的絕對延遲6.75 ns更短。

現(xiàn)代DIMM包括一個串行存在檢測（SPD）ROM芯片，其中包含為自動配置推薦的內(nèi)存時序。

PC上的BIOS可能允許用戶調(diào)整時序以提高性能（存在降低穩(wěn)定性的風(fēng)險），或在某些情況下增加穩(wěn)定性（如使用建議的時序）。

注意：內(nèi)存帶寬是測量內(nèi)存的吞吐量，并通常受到傳輸速率而非潛伏時間的限制。

通過交錯訪問SDRAM的多個內(nèi)部bank，有可能以峰值速率連續(xù)傳輸?？赡芤栽黾訚摲鼤r間為代價來增加帶寬。

具體來說，每個新一代的DDR內(nèi)存都有著較高的傳輸速率，但絕對延遲沒有顯著變化，尤其是市場上的第一批新一代產(chǎn)品，通常有著較上一代更長的延遲